Intel's Ponte Vecchio An AMD's Zen 3 weisen d'Versprieche vun der Advanced Semiconductor Packaging Technology

Intel an AMD hunn e puer vun hiren fortgeschrattsten Chipdesigner op der International Solid State Circuits Conference dës Woch diskutéiert, a si beliicht d'Roll déi fortgeschratt Verpackungen an hiren zukünftege High-End Chipprodukter spillt. A béide Fäll kommen déi beandrockend nei Leeschtungsfäegkeeten aus modulare Approchen, déi Bausteng kombinéiere mat verschiddene Fabriken mat verschiddene Fabrikatiounsprozesser. Et illustréiert de grousse Potenzial vun der Chipverpackung an der Zukunft vun der Hallefleitinnovatioun.

Dem Intel säin Zilmarkt fir Ponte Vecchio ass als High-Performance-Modul fir a grouss Datacentersystemer agebaut ze ginn. Et ass eng Grafikveraarbechtungseenheet (GPU), an ass fir Uwendungen a kënschtlecher Intelligenz, Maschinnléieren a Computergrafik entwéckelt. Et ass no der mëttelalterlecher Steebréck benannt, déi d'Piazza della Signoria op enger Säit vum Arno River zu Florenz, Italien mam Pallazzo Pitti op der anerer Säit verbënnt. Ee vun den Highlights vum Design ass wéi et eng Villfalt vu spezialiséiert Chiplets verbënnt - integréiert Circuit Bausteng déi gemengt sinn ze kombinéieren fir komplett Systemer ze maachen.

Ponte Vecchio benotzt aacht "Fliesen" hiergestallt op Taiwan Semiconductor Manufacturing Company (TSMC) am meeschte fortgeschratt 5 nm Prozess. All Fliesen huet aacht "X^e” Cores, a jidderee vun den aacht Cores huet am Tour aacht Vektor an aacht spezialiséiert Matrixmotoren. D'Fliesen ginn uewen op enger "Basis Fliesen" geluecht, déi se mat der Erënnerung an der Äussewelt mat engem risege Schaltstoff verbannen. Dës Basisfliesen ass gebaut mat der Firma "Intel 7" Prozess, wat en neien Numm ass fir de verstäerkte 10 nm SuperFin Fabrikatiounsprozess vun der Firma. Et gëtt och en High-Performance Memory System genannt "RAMBO", dat steet fir Random Access Memory, Bandwidth Optimized, deen op enger Basis Fliesen gebaut gouf mat Intel 7 Foveros Interconnect Technologie. Vill aner Bausteng sinn och agebaut.

De Ponte Vecchio Design ass eng Fallstudie an heterogener Integratioun - kombinéiert 63 verschidde Plättercher (47 déi Rechenfunktiounen ausféieren an 16 fir thermesch Gestioun) mat insgesamt iwwer 100 Milliarde Transistoren an engem eenzege Package deen 77.5 x 62.5 mm ass (ongeféier 3 x 2.5 Zoll). Et war net esou laang virun, wéi vill Rechenkraaft e Lager gefëllt huet an seng eege Verbindung zum elektresche Netz erfuerdert. D'Ingenieur Erausfuerderungen an esou engem Design si vill:

Verbannen all Deeler. Designer brauchen e Wee fir Signaler tëscht all deene verschiddenen Chips ze bewegen. An den alen Deeg gouf dëst mat Drot oder Spuren op gedréckte Circuitboards gemaach, a Chips goufe befestegt andeems se op d'Brieder solderen. Awer dat ass scho laang aus dem Damp gelaf, well d'Zuel vun den Signaler an d'Vitesse eropgaang ass. Wann Dir alles an engem eenzegen Chip setzt, kënnt Dir se mat Metallspuren am Réck Enn vum Fabrikatiounsprozess verbannen. Wann Dir e puer Chips benotze wëllt, heescht dat datt Dir vill Verbindungspins braucht, an Dir wëllt datt d'Verbindungsdistanz kuerz ass. Intel benotzt zwou Technologien fir dëst z'ënnerstëtzen. Déi éischt ass seng "embedded Multi-Die Interconnect Bréck" (EMIB) déi aus engem klenge Siliziumschleife gemaach gëtt deen Honnerte oder Dausende vu Verbindunge gläichzäiteg ubitt, an déi zweet ass seng Foveros Die-to-Die Stacking Technologie als éischt a sengem Lakefield mobilen Prozessor benotzt.

Vergewëssert Iech datt all Deeler synchroniséiert sinn. Wann Dir vill verschidde Stécker verbënnt, musst Dir suergen datt all Deeler synchron matenee schwätzen. Dëst bedeit normalerweis d'Verdeelung vun engem Timing-Signal bekannt als Auer, sou datt all d'Chips am gespaarte Schrëtt funktionnéiere kënnen. Dëst stellt sech eraus als trivial, well d'Signaler tendéieren schief ze ginn an d'Ëmfeld ass ganz laut, mat vill Signaler déi ronderëm sprangen. All Berechnungsfliesen, zum Beispill, huet méi wéi 7,000 Verbindungen an engem Raum vu 40 Quadratmillimeter, also ass et vill ze synchroniséieren.

Gestioun Hëtzt. Déi modular Fliesen erfuerderen jidderee vill Kraaft, a liwweren et eenheetlech iwwer d'ganz Uewerfläch wärend d'Hëtzt ewechhuele gëtt, déi generéiert gëtt, ass eng grouss Erausfuerderung. Memory Chips si fir eng Zäit gestapelt, awer d'Hëtzt déi generéiert gëtt ass zimlech eenheetlech verdeelt. Prozessor Chips oder Fliesen kënnen Hot Spots hunn ofhängeg wéi schwéier se benotzt ginn, an d'Hëtzt an engem 3D Stack vu Chips ze managen ass net einfach. Intel huet e Metalliséierungsprozess fir d'Récksäite vun de Chips benotzt, an integréiert dës mat Wärmeverdeeler fir déi projizéiert 600 Watts produzéiert vum Ponte Vecchio System ze handhaben.

Éischt Labo Resultater déi Intel gemellt huet abegraff>45 Teraflops Leeschtung. Den Aurora Supercomputer, deen an den Argonne National Laboratories gebaut gëtt, wäert méi wéi 54,000 Ponte Vecchios benotzen zesumme mat méi wéi 18,000 nächst Generatioun Xeon Prozessoren. Aurora huet eng cibléiert Biergspëtzten Leeschtung vun iwwer 2 Exaflops, dat ass 1,000 Mol méi wéi eng Teraflop Maschinn. Zréck an der Mëtt vun den 1990er Joren, wéi ech am Supercomputergeschäft war, war eng Teraflop Maschinn e $ 100 Millioune Wëssenschaftsprojet.

AMD Zen 3

AMD huet iwwer säin Zen 3 zweet Generatioun Mikroprozessor Kär geschwat op dem TSMC sengem 7 nm Prozess. Dëse Mikroprozessor Kär gouf entwéckelt fir iwwer den AMD Maartsegmenter benotzt ze ginn, vu Low-Power mobilen Apparater, Desktop Computeren, an de ganze Wee bis zu senge mächtegsten Datacenter Serveren. Den zentrale Prinzip vun dëser Strategie war säin Zen 3 Kär mat Ënnerstëtzungsfunktiounen als "Kärkomplex" op engem eenzegen Chiplet ze packen, deen als modulare Bausteng gedéngt huet wéi d'Intel Fliesen. Sou konnten se aacht Chiplets zesummen packen fir en High-Performance Desktop oder Server, oder véier Chiplets fir e Wäertsystem, wéi e bëllegen Heemsystem deen ech kaafen. AMD stackelt och Chips vertikal andeems Dir benotzt wat duerch-Silicon Vias (TSVs) genannt gëtt, e Wee fir verschidde Chips openeen ze verbannen. Et kéint och zwee bis aacht vun dësen Chiplets kombinéieren mat engem Serverstierf gemaach op engem GlobalFoundries 12 nm Prozess fir seng 3 ze maachen^rd Generatioun EPYC Server Chips.

Déi grouss Geleeënheet déi de Ponte Vecchio an den Zen 3 Highlight ass d'Fäegkeet Chips ze vermëschen an ze passen mat verschiddene Prozesser. Am Intel säi Fall, enthält dëst Deeler gemaach souwuel op seng eegen wéi och TSMC déi fortgeschratt Prozesser. AMD konnt Deeler vun TSMC a GlobalFoundries kombinéieren. E grousse Virdeel vu méi kleng Chiplets oder Plättercher mateneen ze verbannen anstatt nëmmen ee groussen Chip ze bauen ass datt déi méi kleng besser Produktiounsausgaben hunn an dofir manner deier sinn. Dir kënnt och nei Chiplets Mix-an-Match mat eeler bewisen, datt Dir wësst gutt sinn, oder déi op engem manner deier Prozess gemaach ginn.

Béid AMD an Intel Designs sinn technesch Tours de force. Keen Zweifel representéieren se vill haart Aarbecht a Léieren, a stellen enorm Investitioune vu Ressourcen duer. Awer grad wéi IBM modulare Subsystemer a sengem Mainframe System / 360 an den 1960er agefouert huet, a perséinlech Computeren an den 1980er modulär ginn, ass d'modulare Partitionéierung vu Siliziummikrosystemer wéi dës zwee Designen illustréiert an duerch fortgeschratt Chipverpackung aktivéiert eng bedeitend Technologieverrécklung. Gewëss, datt vill vun de Fäegkeeten, déi hei ugewise ginn, nach ëmmer ausserhalb vun der Erreeche vun de meeschte Start-ups sinn, awer mir kënne eis virstellen datt wann d'Technologie méi zougänglech gëtt, et eng Welle vu Mix-and-Match Innovatioun entlooss gëtt.